2年ごとにチップに載せられるトランジスタ数が2倍になる半導体のムーアの法則は過去50年進化を遂げてきましたが最新のプロセスのコストがかさみ費用対効果は鈍化し始めています。特に最新の7nmプロセスに関しては16/14nmノードに対して約2倍のコストがかかるとの概算。ArF液浸に加えてダブルパターニングという手法でGateを微細化するのですが工定数＝プロセスコストは増える一方。このことからCPUではチップレットと言われるレゴのようなチップの組み合わせで最適化を図る手法が提案されています。I/Oやメモリインターフェィスには旧世代プロセス、心臓部のCPUに必要な最新プロセスというように分散させ、最新プロセス部分も最小のダイで作ることにより歩留まりも改善させるという手法です。AMDは7nmプロセスのCPU「Rome(ローム)」に、マルチダイのモジュラー設計を採用。CPUをI/OダイとCPUダイに分割。CPUダイは先端の7nmプロセスで製造する一方、I/Oダイは成熟した14nmプロセスで製造するとのことで製造コストを安く抑える構想を打ち出してます。 Intelも10nmでは同様の構想が打ち出されており似たようなところはありそう。従来のSocで一つにまとめる手法からレゴのような組み合わせで柔軟に用途に対応できるようにする方向へ大きく時代は変わりつつある様子。そしてこれらのチップをつなぐ技術に関しては早速、米国防高等研究計画局（DARPA）が標準化に向けて動き出そうとしており、他社のチップでも組み合わせられるような標準化が行われていく可能性もありそうです。
